язык Verilog

Дата последнего изменения:2012.10.01
Сообщить об ошибке

	язык Verilog Язык описания аппаратуры, разработанный Филом Морби (Phil Morby) в конце 1980-х годов. Позволяет описывать электронное устройство как на уровне компонент, плат, так и на уровне системы. После того, как компания Cadence сделала его общедоступным, Verilog стал стандартом IEEE (HDL, public domain, VHDL). [http://www.morepc.ru/dict/]
EN
FR